SystemVerilog
SVA: как SystemVerilog внедряет темпоральную логику в верификацию цифровых схем
SystemVerilog Assertions (SVA) адаптирует темпоральную логику под задачи синхронной цифровой схемотехники, измеряя время в тактах и учитывая многозначную логику сигналов. Рассмотрены механизмы последовательностей, свойств и директив, а также границы применимости и примеры интеграции с инструментами.